基于FPGA的高精度信号源的设计

发布时间：2020-07-21 18:17:35 阅读：次来源：文件夹厂家

摘要：为进行高精度信号源的设计，同时降低设计成本，以CyclONe II系列低端FPGA为核心，利用直接频率合成技术，对正弦信号等数据进行1/4周期压缩存储到ROM中，在外部时钟频率为50 MHz，实现了正弦信号源的设计，同时，实现三角波、锯齿波、矩形脉冲及2-ASK、2-PSK和2-FSK等数字调制信号，系统还具有扫频、指定波形次数等功能。仿真结果表明，信号源精度高，频率调整步进可达0.034 92 Hz，频率范围为0.034 92 Hz~9.375 MHz，制作成本低，功能丰富。

本文引用地址：引言

近年来电子信息技术飞速发展，使得各领域对信号源的要求不断提高，不但要求其频率稳定度和准确度高，频率改变方便，而且还要求可以产生任意波形，输出不同幅度的信号等。DDFS技术是自上世纪70年代出现的一种新型的直接频率合成技术。DDFS技术是在信号的采样定理的基础上提出来的，从“相位”的概念出发，进行频率合成，不但可利用晶体振荡的高频率稳定度、高准确度，且频率改变方便，转换速度快，便于产生任意波形等，因此，DDFS技术是目前高精密度信号源的核心技术。

1 DDFS技术原理及相关参数计算

DDFS技术的原理：将对正弦信号(或其他信号)的采样量化数据存入ROM存储器中，在时钟的控制下，依次或隔一定步进读取ROM中的数据，再通过D／A转换芯片转换成模拟信号，进一步经后级的低通滤波器、功率放大电路等来实现频率合成。其主要的组成部分包括相位累加器、数据存储ROM表、D／A转换、低通滤波器及功率放大电路等。

根据DDFS原理，DDFS主要参数包括正弦信号的采样点数N，最高输出频率fomax，最低输出频率fomin及频率分辨率△fo等。本设计要产生1 Hz～10 MHz范围内，步进为1 Hz的正弦信号，参数计算如下：

1)输出频率通式fo ，N为采样点个数，S为步进长度。

2)输出最高频率fomax ；根据奈奎斯特采样定理，1个周期至少采样两个点才能保证原信号的频率信息。而实现工程应用中一个周期至少采样16个点或更多点，以保证输出信号的质量。输出最高频率要达10 MHz，所需的系统时钟信号频率fc为160 MHz。由于本文使用的外接晶振为50 MHz，则必须使用CycloneII系列FPGA自带的数字锁相环(PLL)对输入时钟进行倍频，以达到所需的时钟频率160 MHz。可取3倍频到150 MHz。此时系统输出的最高频率为：fomax=150 MHz／16=9．375 MHz。虽然通过提高锁相环的倍频数，可进一步提高工作频率，从而可以产生更高的输出信号频率，但由于在进行DDFS模块设计时，其所能工作的最高频率将制约着倍频数。3)输出最低频率fomin 要做到fc／N=1 Hz，则N=2n=150M，n=log2(150 M)=[27．16]=28。即ROM中的采样数据为150M点，对应的寻址ROM的地址位数据长度为28位。

4)频率分辨率△fo △fo=fc/2n，已知ROM的地址位至少为28位，本设计中取32位，这样所得的fomin及△fo为150M／232=0．03492 Hz。

5)ROM数据1／4周期压缩 ROM的寻址地址位长度为32位，即所需的ROM单元数将为232个。但ROM中并不需要存储这么多数据点，因为数据重复量非常大，只需存入一定量的点即可。本设计中，根据正弦信号周期内的数据特点，对周期正弦信号的(0，π／2)区间进行1 024点的采样，进行12位的量化并存入ROM。这相当于对(0，2π)区间进行了4 096个点的采样，ROM数据量压缩为1／4。此时，相位累加器输出地址位相应修改为30位。这样以来，在进行数据输出时，对(π，2π)区间的数据要做取补的运算。因为在这个区间上正弦信号数据为负值。

6)ROM地址位长度通过数据压缩，ROM的地址只需10位，此时，只需要对相位累加器的30位地址位输出值，取高10位用于ROM寻址即可。

7)步进位长度步进最大应为232／24=228，即为28位的二进制数。